一、Mesh结构P/G布线网络层次化快速分析方法（论文文献综述）
郭良振[1]（2020）在《ZigBee多信道网络控制系统的调度方法研究》文中研究指明随着计算机控制技术和无线通信技术的不断进步,网络化控制系统（Networked Control System,NCS）也得以快速发展。当前,我国工业企业正逐步采用具有无线通信能力的智能终端设备,取代传统仪器仪表,以减少传统传输媒介限制,克服有线方式带来现场设备可能面临的旋转缠绕或者移动难题,解决可能遇到的现场环境恶劣致使人员无法到达的弊端情况。某仪表自动化公司为提升产品质量、扩大市场规模,降低开发成本,委托本论文研究者所在的实验室开发了一个低成本、小规模的ZigBee网络控制系统,该ZigBee网络控制系统可快速准确地完成节点的组网、组态和在线轮询功能,满足实际应用的需求。本论文在继承现有成果基础上,针对ZigBee网络控制系统,开展了新型网络系统拓扑设计,研发了多信道组簇新技术,增强了协调器与各簇首主从通信、簇内节点隐性令牌通信这两者之间的并行同步工作能力,提高通信效率,扩大了网络控制系统在线轮询的接入设备数,建立了面向应用的容错及健康诊断机制,提高系统的鲁棒性。本论文主要内容如下:1)系统设计。ZigBee网络化控制系统由上位机、协调器网关和令牌簇三部分组成,基于多信道分簇的技术思想进行系统框架方案设计。上位机通过工业以太网与协调器通信连接,协调器与令牌簇通过ZigBee无线模块进行通信。令牌簇结构包括一个簇首节点和多个簇内节点。簇首节点配置两个ZigBee模组,分别工作在不同的信道上,用于区别簇内通信和簇间通信,互不干扰。协调器与各簇间使用固定信道通信,严格遵守主从轮询通信;单个网络簇内则分配全网唯一数据通信信道,采用令牌通信。令牌组簇的思想在于,簇内节点自定义协议组网,将簇内各智能设备节点之间的通信机制改造成隐形令牌传输机制,收到轮询请求命令的簇内节点抢占令牌,获得簇内信道使用权,将采样数据与请求命令打包作为新的令牌传递给簇内下一个指定节点,完成簇内节点数据逐一向后传递,同时释放令牌使用权。采用隐形令牌通信机制,与点对点主从通信相比,减少数据通信传递次数,并且去除冗余的报头报尾,提高网络带宽资源利用率;簇内通信、簇间通信各自独立,可同步进行,互不影响。结合网络控制系统令牌簇技术,设计相应的容错和健康诊断机制,令牌簇内节点发生故障,响应超时,簇内下一指定节点依自定义协议组帧作为令牌定时触发、主动上传,避免簇内节点故障造成该簇崩溃,保障系统鲁棒性。2)硬件设计。完成簇首节点硬件方案设计,能够使多信道网络控制系统令牌组簇通信正常运行。为满足簇首节点和令牌组簇网络的工作性能,同时基于功耗和成本考虑因素,选取STM32F072作为MCU主控制芯片;设计簇首节点最小系统电路作为网络控制系统多信道组簇技术能够正常实现的基础;设计ZigBee、USART串口通信和USB串口调试的硬件接口电路,用于实现通信及在线调试功能;为提高数据采样速度、精度及数据准确度,采用片外ADC芯片并设计相应外围电路;使用MCU片内FLASH的存储能力进行网络控制系统令牌簇的簇成员和数据管理。3)软件开发。完成网络控制系统多信道资源分配和令牌组簇的各个功能模块的程序编写与实现。主要包括协调器节点协议转换与数据转发,令牌簇内节点数据通信收发协议的制定与实现;借助协调器协议转发功能,上位机对令牌簇内节点组网组态参数配置;根据数据实时性优先级不同,进行通信调度策略的设计实现;令牌簇内的容错机制设计,通过协议自定义建立的隐形令牌和协议帧头记录的健康节点ID值范围,实现了系统的健康诊断,并使用定时触发、主动上传的设计思想,解决了因节点损坏,后续节点无法上传数据的问题。4)实验验证。通过将上位机与协调器网关、令牌簇的簇首节点及簇内采样节点构建一个完整的实验平台,在平台上完成系统联调,测试,以及系统运行测试改进,完成项目开发;针对本文设计的多信道组簇和网络容错机制和健康诊断进行测试,并对实验结果进行分析,验证了ZigBee多信道网络控制系统各项功能的正确性和有效性,能够满足实际需要,具有较好的应用推广价值。
张金宝[2]（2020）在《AMOLED驱动芯片电源完整性分析与设计》文中研究表明随着集成电路制造工艺与EDA工具的发展,集成电路的设计规模、工作频率及功率密度也越来越高。工艺特征尺寸的减小与性能的提升使电压降、电迁移、串扰噪声及互连线延迟等二级物理效应引起的电路可靠性问题在后端电路设计中变得越来越突出。在采用先进制程的芯片设计过程中,设计人员必须考虑芯片的电源完整性以防止芯片物理实现时出现问题,电压降与电迁移作为芯片层面电源完整性的主要内容,已成为保证芯片实际性能与设计性能一致的重要签核指标。本文基于一款UMC 80nm制程的AMOLED驱动芯片进行电源网络设计与电源完整性分析研究。首先介绍了分析与设计电源网络的基本知识和电源完整性原理,主要包括:1)电子系统中电源网络系统结构及芯片内部电源网络结构;2)封装形式对电源网络的影响;3)芯片电源完整性分析的主要内容:电压降与电迁移;4)电压降分析的两种方式:静态分析与瞬态分析;5)功耗分析:功耗产生原理及功耗计算方法。然后研究了一种电源网络参数理论计算方法,根据该方法完成AMOLED驱动芯片的电源网络设计。主要内容为:1)根据电源网络结构进行电路建模,在满足设计要求的条件下,根据估计功耗对电源网络的布线最大间距与最大布线长度进行理论计算并得到设计参数;2)根据该方法计算AMOLED驱动芯片数字逻辑部分的电源网络设计,并确认设计的理论可行性;3)根据芯片设计流程,利用ICC工具完成芯片设计初期的电源网络设计及芯片设计后期的电源网络调整;4)利用Red Hawk签核工具确认设计出的芯片电源网络的可行性并给出结果。最后利用Red Hawk工具通过不同的分析方法完成针对AMOLED驱动芯片电源网络的分析与修复,主要内容为:1)完成对设计的静态电压降分析,针对静态电压降分析给出了无矢量分析与基于事件驱动分析两种不同的分析方式,在芯片设计前期数据不足的情况下采用无矢量分析方式对芯片的电源网络进行电源完整性分析,在芯片设计后期利用VCD文件完成准确的静态电压降分析。在进行静态无矢量分析时,完成该种分析方式的误差分析,通过脚本对设计的分析参数进行调整,提高无矢量分析方式的准确性,使分析结果具有参考性;2)利用VCD文件完成对AMOLED驱动芯片的瞬态压降分析;3)针对AMOLED驱动芯片发生的静态电压降与电迁移问题,分析其产生问题的原因并根据产生原因给出解决问题的方法,最后完成验证。由于芯片中的动态压降效果较好,因此对于芯片可能发生的瞬态压降问题,提出了两种减小瞬态压降的设计方法,然后利用HSPICE对两种优化方法进行瞬态仿真分析,证明其有效性。最后根据仿真结果为前端逻辑设计提供一些优化意见。完成了AMOLED驱动芯片的电源网络设计与电源完整性分析,实现了将静态与瞬态电压降控制在5%以内的设计目标,同时对电源完整性分析进行了总结与展望。
陈旭[3]（2018）在《基三多核架构中片上网络系统若干关键技术研究》文中进行了进一步梳理随着集成电路制造工艺和体系结构设计水平的不断提高,芯片已进入多核时代。然而,伴随着芯片上的集成度越来越高,特征尺寸的持续缩小加剧了互连线延迟对系统性能的影响,使得片上互连网络成为制约多核处理器系统性能提升的主要瓶颈。如何解决多核处理器中片上网络系统所面临的延迟大、带宽低、功耗高等问题,是多核时代面临的严峻挑战之一。基三多核架构（Triplet-based Architecture,简称TriBA）是本人所在课题组提出的一种新颖的从底层支持面向对象技术的多核处理器体系结构。本文在基三多核架构的背景下,对基三多核架构中片上网络系统相关的关键技术进行了深入研究和探讨,分别从路由算法、路由器结构和布局布线设计等方面进行了相关研究工作。本文的研究内容和研究成果主要包括:（1）提出一种面向TriBA互连网络的最短路径路由算法SPR4T。该算法采用分布式路由策略,仅根据当前节点以及目标节点的二进制编码就能计算出两节点间的最短路径,这样二进制的计算方式大大降低了计算复杂度。此外,SPR4T算法采用了新的编码系统,该编码系统所用到的字符集合与群论中人们所熟知的S3群具有相同的含义。本文证明了TriBA拓扑对于S3变换具有对称性,因此利用S3群所含元素的循环置换特性对路由算法进行了简化。实验结果表明,相比于DDRA算法和SPORT算法,SPR4T算法具有更小的通信延迟以及更高的吞吐量。（2）提出一种面向TriBA互连网络的路由器结构LA-Router。LA-Router采用前瞻路由技术、最小化缓存策略、分段式交叉开关以及基于注入控制的流控策略等四种技术对通用路由器结构进行改进。其中,前瞻路由技术能够在几乎不增加计算逻辑的条件下有效缩短流水线的关键路径,从而有利于减少路由器的传输延迟;最小化缓存策略能够有效减少缓存使用量,从而有利于降低路由器的功耗和面积;分段式交叉开关只利用最小化的电路部分完成数据的转发,能够有效降低路由器的功耗;基于注入控制的流控策略在一定程度上缓解了网络拥塞,从而有利于降低通信延迟。实验结果表明,相比于通用路由器结构,LA-Router不仅可以有效地降低TriBA互连网络的通信延迟和功耗,而且还有助于提高网络的吞吐量。（3）提出一种面向TriBA互连网络的动态快速虚通道技术。快速虚通道的构建需要路由机制的决策支持,目前大多数有关快速虚通道的设计主要是基于维序路由提出的,然而,维序路由并不适用于TriBA互连网络。为了将快速虚通道技术引入TriBA互连网络中,本文提出了一种适用于TriBA互连网络的维度判断模型,并且在此基础上设计了FSP侦测机制为构建快速虚通道提供决策支持。实验结果表明,相比于普通TriBA互连网络,使用快速虚通道技术的TriBA互连网络拥有更低的延迟和功耗,并且具有更高的吞吐量。（4）提出一种Tile化的布局布线方案解决TriBA混合片上网络的布局布线问题。针对片上网络的流量特点,本课题组提出了一种TriBA混合片上网络,该网络包括两个子网:核间通信子网和片上存储子网。针对TriBA混合片上网络的布局布线问题,本文采用Tile布局方式和曼哈顿布线结构实现了两个子网络的融合布局。实验结果表明,本文提出的双网融合的布局布线设计方案是可行的。更重要的是,相比于单TriBA网络,TriBA混合片上网络在平均网络时延、吞吐量以及功耗等性能方面具有明显优势。
李振[4]（2018）在《片上P/G网络中IR-drop的分析与优化》文中提出工艺尺寸的缩减是过去几十年中集成电路（Integrated Circuit,IC）设计性能提升的主要驱动力,近年来IC设计的速度和集成密度都得到了巨大的提升。然而这些性能的提升却使片上电源/地线（Power/Grand,P/G）网络的设计愈加困难。超大规模集成电路中P/G网络的功耗越来越大,供电电压越来越低。这些新的特点将导致P/G网络上产生电阻性电压降（IR-drop）,过大的IR-drop会造成电源电压波动、增加逻辑门延迟、减小噪声容限等不利影响。因此降低P/G网络中的IR-drop已经成为集成电路设计中的一个重要目标。论文首先从IR-drop的求解问题出发,提出了快速求解P/G网络中IR-drop的公式。这种方法根据P/G网络中电压源和电流源数量的不同,将P/G网络分为四种情况,并通过无限电阻网络中有效电阻的求解公式,分别给出这四种情况下P/G网络中每个节点的IR-drop公式。然后使用软件matlab计算每个节点的IR-drop值,将结果与仿真软件ADS中的结果比较,最大误差小于10%。论文改进了电源pad的优化方法。首先给出电源pad优化的两类问题,利用论文中得到的P/G网络中IR-drop的计算公式,分别给出了逐一求解法、穷举法和两种方法相结合的方法,并且结合一个P/G网络设计实例,比较了随机分配的方法、逐一求解法和两种方法相结合的方法的优化结果。使用仿真软件ADS对结果进行验证,最终结果表明,这两种优化方法都能够有效的降低P/G网络中的IR-drop。相比随机分配的方法,逐一求解法和两种方法相结合的方法求得的IR-drop分别减小了35.78%和35.35%。论文通过对含有时变电流源的P/G网络进行分析发现,去耦电容器可以有效的优化IR-drop。针对去耦电容器和电压源之间的协同布局,给出了有效区域的概念。基于有效区域,可以得到去耦电容器的不同分配方式对P/G网络造成的影响,再利用仿真软件ADS对P/G网络上的IR-drop进行验证,最终得到了去耦电容器的有效分配方式。
赵哲[5]（2018）在《无线通信接收机模拟概率信号处理VLSI技术研究》文中研究说明在摩尔定律进入“后CMOS”时代的背景下,数字集成电路的功耗与可靠性问题日益凸显,限制了数字信号处理技术性能的提升空间,因此发展替代解决方案至关重要。模拟概率信号处理（Analog Probability Processing,简称APP）技术充分利用通信信号处理中信息量的概率特性,将低功耗模拟器件特性与概率信号处理算法进行深度融合,优化设计系统的速度与功耗性能,具备高效、高可靠性、低功耗等特点,可满足未来无线通信系统在高信号处理需求与高能量利用效率方面的要求。近年来,APP技术在通信信号处理的理论算法上已经取得一定进展,其研究范围涉及信道译码、新型多址接入、多用户检测等领域,但是在信号处理器设计以及系统应用上还面临着一些问题,例如基于APP的通信信号处理器缺少超大规模集成电路（Very Large Scale Integration,简称VLSI）的设计验证方法、基于APP的低密度奇偶校验码（Low Density Parity Check,简称LDPC）译码器缺少高效实现方法、基于APP的全概率接收机缺少同步检测与信道译码之间的概率通路等问题,严重制约了APP技术在无线通信中的应用。本文首先从APP信号处理器中的基本运算单元设计、基本信号处理模块优化以及信号处理系统建模三个层面开展了研究,形成了面向大规模复杂APP系统的VLSI设计验证方法,进一步通过探索基于APP的结构感知LDPC码译码器设计方法以及基于APP的伪码同步方法,实现了“全概率”直扩通信接收机。本文主要创新工作如下:1、针对大规模复杂APP系统VLSI实现难度大、可靠性低的问题,提出了一种新型设计验证方法,分为单元设计、模块优化以及系统建模三个层面。在基本运算单元层面,利用MOS晶体管的物理特性设计了APP电路乘法单元与存储单元,提出利用反演系数约束MOS晶体管参数的设计,并通过失配效应分析提高运算单元精度;在基本处理模块层面,以吉尔伯特乘法单元为基础构建概率门电路,提出了电路设计参数的输入约束条件,并在电路结构和版图设计上采取了优化措施,与传统概率门电路相比,降低了相对电流误差并改善了功耗与面积性能;在信号处理系统层面,利用系统的图结构特性与门级单元电路行为模型,建立了APP信号处理系统的混合结构/行为验证模型,关联系统性能需求与底层电路参数设计,能够实现版图前电路优化设计,有效降低了电路设计周期。最后利用该设计验证方法实现了一款APP信号处理器芯片设计,实际测试结果验证了电路优化设计方法的有效性与可行性。2、提出了基于APP的结构感知LDPC译码器设计与实现方法。针对现有APP译码芯片设计复杂度过高的问题,本文设计了译码结构感知的LDPC码构造方法,利用编码结构的同构子图模型来实现译码网络的可复用模块,有效降低芯片版图布局、布线的工作量。本文提出了一种适用于APP译码器的迭代停止方法,利用校验满足概率判断译码收敛状态,可提高译码器吞吐量并降低处理功耗。同时设计了完全兼容于现有数字通信体制的译码器输入/输出接口方案。最后,采用CSMC 0.35-μm CMOS混合信号工艺设计并实现了（480,240）LDPC码APP译码芯片,测试数据显示,该译码芯片在功耗为86.3m W的条件下能够提供超过50Mbps的吞吐量,并且在误码率为10-6时其编码增益高达6.3d B。与传统数字译码芯片相比,该芯片具有明显的功耗优势。该芯片是目前为止规模最大、编码增益最高的APP译码电路。3、提出了全概率直扩通信接收机的设计方法。针对传统m序列迭代检测方法判决步骤缺少概率信号通路的问题,提出一种基于APP技术的伪码相位估计方法,利用迭代译码输出的码片后验概率计算伪码相位概率分布,搜索相关概率峰值完成伪码捕获与跟踪,并为后续APP译码器提供解扩概率信号。本文设计并实现了直扩APP接收机,采用APP技术实现伪码同步与LDPC译码的基带概率信号处理,与数字实现相比,APP实现技术不仅具有相同的接收性能,还能够显着减小实现电路需要的晶体管数量,进一步降低通信信号处理功耗。
高臣臣[6]（2018）在《通用存储器控制器IP核的物理设计与研究》文中提出集成电路飞速发展,芯片的工艺特征尺寸已经缩小至纳米级别,带来了很多新的挑战。频率的提高和多模式多端角加大了时序收敛的复杂度,尺寸太小物理验证变得困难,功耗问题也变得越来越重要,所以本论文对新出现的物理设计问题进行了研究。本设计基于GF 14nm FinFET工艺,使用Synopsys公司的系列工具对AMD Vega GPU芯片中通用存储器控制器模块进行了逻辑综合和物理设计,本设计是约有77.9万逻辑单元的数字模块,该存储控制器用来控制显示模块和存储模块内的SDRAM读写数据。论文主要完成了模块级别的逻辑综合、P&R、静态时序分析和ECO四部分内容,其中P&R包括布局规划、电源规划、标准单元放置、时钟树综合、布线等,P&R是本论文的重点。综合过程中针对出现的与物理实现过程中时序匹配较差的问题,使用了DCT综合,DCT结合了物理实现中的布局信息,加快了综合的时序收敛。同时为了优化功耗,在综合时插入了门控时钟单元。在物理实现中,本论文给出了基于数据流布局规划方法、物理单元插入方法、合理的电源规划方法,其中摆放宏单元的方法做了重点介绍。在标准单元放置过程中,采用了层次化布局方法,完成基于布线拥塞和时序优化进行的标准单元摆放工作。同时,设计了多源时钟树代替传统的时钟树来收敛时序,分析了模块内部时钟源点数和时钟树性能的关系,也介绍了时钟树设计中时钟传播延迟、时钟树偏斜、时钟转换时间、时钟不确定性、时钟树级数、时钟树缓冲器类型和控时钟单元克隆、合并相关问题。针对布线过程中遇到的布局布线拥塞、串扰、功耗问题给出了相应的解决方案。在DFM中,使用了多通孔置换了单通孔,插入了填充单元和金属填充物来提高制造良率。在静态时序分析中,介绍了本项目需要完成时序收敛的模式和约束sdc,对比了OCV、AOCV和POCV的优缺点,进行了最终版P&R的静态时序分析,结果在可修复范围之内。遗留的时序和物理规则问题在ECO过程中得到解决,其中建立时间修复主要通过修改单元的尺寸和替换单元阈值的方法,保持时间修复主要通过插入缓冲器增加延时的方法,DRC修复通过置换通孔、调整跳线、调整金属面积的方法完成。最后使用Calibre完成了严格的DRC和LVS检查,使用Prime time完成了严格的时序检查,导出了可以流片的GDS。其中UMCUCLK主时钟和SOCCLK主时钟的频率达到1.32GHz,该模块的总功耗为103mW,达到了预期目标。
翦杰[7]（2017）在《片上光互连高阶交换芯片设计研究》文中研究说明随着高性能计算机（HPC）系统计算性能的不断增长,HPC内部计算节点数量也在不断增加,使得HPC内部互连网络的规模日益扩大。为确保互连网络性能,控制计算节点间数据交换的跳步数和传输延迟,具有更多交换端口的高阶交换芯片设计成为设计下一代高性能计算机互连网络结构的必要组件。基于传统电互连技术实现的电交换结构,由于存在I/O功耗和带宽限制、片内布线拥塞、片上缓冲区资源受限等一系列问题,面临进一步扩展的瓶颈。硅光网络由于具有传输速度快、传输带宽高、低功耗、低信号串扰等特点,成为设计可扩展高阶交换网络结构的热门选择,另一方面,3D芯片集成技术的发展,使得利用TSV实现多芯片层堆叠得以实现。上述两种新技术的发展和成熟,为片上高阶交换芯片的设计提供了新思路,以硅光器件搭建主要的片上交换网络结构,并基于3D集成实现芯片的多层堆叠,设计面向下一代HPC系统的高阶交换芯片,成为本课题的主要出发点。本文基于硅光技术和3D集成技术,从硅光互连高阶交换芯片的结构设计、网络仲裁算法优化、功耗和信噪比分析等方面,寻求解决传统电互连交换芯片在吞吐率、延迟、功耗、可扩展性等方面的问题,本文的主要工作和创新点包括:1、高性能的光高阶交换网络拓扑结构（第三章）基于传统的电互连网络技术设计更高阶数的高阶交换网络时面临带宽和功耗瓶颈,与传统的电互连网络相比,光互连网络在功耗、延迟、带宽等方面具有明显优势;3D集成工艺的出现,为片上互连提供了更高的带宽密度和更少的功耗开销。本文首先将光互连技术与3D芯片集成技术应用于高阶交换芯片的设计之中,利用基于3D芯片集成技术的多光层互连网络（Multilayers Photonic Network on Chip,MPNoC）,设计了一种高带宽、低功耗、低延迟、公平的高阶交换网络结构Graphein,Graphein结构利用TSV进行3D层间互连,层内则利用基于多写单读的光Crossbar进行高效数据传输,通过建立加速比分析模型,理论证明了Graphein结构在随机均衡流量下100%的吞吐率,从而满足了高性能计算系统互连网络结构对高阶交换芯片高吞吐性能的需求。2、基于资源预留机制的支持QoS的光互连网络仲裁策略（第四章）基于多优先级请求队列QOS服务的要求,提出了一种分级快速光互连网络通道仲裁机制。通过设置两级仲裁器,实现了网络资源的集中式仲裁;通过具有多优先级数据缓存队列的传输节点设计,实现了数据报文传输的最大延迟和节点的最小带宽保证。利用请求驱动的资源预约式两级仲裁机制,基于仲裁器与请求节点间的数据交换,实现了网络仲裁的完全公平,同时令网络的理论吞吐率达到100%;对设计的快速仲裁通道进行了合理布局,极大的缩短了仲裁延迟。上述创新,使得本文所设计的仲裁策略在为不同类型流量提供QoS保证的同时,在公平性、仲裁延迟、硬件开销等方面均比以往工作取得了明显优势。3、基于高密度存储器的可扩展光高阶交换芯片（第五章）基于交换结构输入输出端口隔离的思想,利用高密度、高读写字宽的新型存储器,构建了一种以高密度存储器为核心的多端口光交换裸片,并基于2.5D芯片集成技术,从交换网络的层次化设计思路出发,改进了上述多端口的单裸片交换结构,通过在裸片上添加片间输入输出代理模块,为裸片设计了片间数据互连交换接口,从而构建了基于多个裸片互连的可扩展高阶光交换芯片,同时还实现了裸片上的存储器控制逻辑和片间输入输出代理的物理结构,展示了数据报文在上述多裸片高阶交换结构中的传输过程,讨论了上述结构在构建未来高阶交换芯片时的可扩展性特点。最后基于光网络模拟器,分析了基于裸片结构的高阶交换芯片在延迟、吞吐率、硬件开销、功耗等方面的优势。4、面向Graphein硅光网络结构的功耗和可靠性分析模型（第六章）根据硅光器件的制造偏差和温度偏离特性,依次建立了从硅光器件到Graphein结构的硅光网络功耗分析模型,提出了一种利用额外通道和冗余微环,分别减少温敏控制功耗与制造调制功耗的方法。比较了两种冗余微环布局方法,分析了上述策略对光高阶交换网络温敏功耗与制造调制功耗的优化效果。为评价上述功耗优化策略对硅光网络信噪比的影响,进一步建立了网络的信噪比分析模型,分析了上述方法对网络信噪比的影响。总结了影响信噪比的网络参数,为进一步扩展光高阶交换结构提供了参考。
简刚[8]（2015）在《参数分簇层次化NoC结构设计优化及开销评估》文中研究表明片上网络（Network-on-Chip,NoC）是片上多核互连通信的有效解决方案,提高了多核系统的扩展性和通信带宽。然而,随着工艺的发展,芯片集成的核心数目不断增加,平面NoC结构的网络延迟和吞吐性能不断变差。为了克服传统平面结构的通信瓶颈,研究人员提出了层次化互连NoC,通过增加上层路由平面,提供更丰富的传输路径和网络资源,使之更适合大规模网络通信。目前层次化NoC结构设计存在以下三方面的问题:（1）层次化结构在不同网络尺寸下设计不灵活、层间流量不均衡;（2）面向性能优化时,层次化结构的优化探索问题;（3）由于增加了多层网络资源,层次化结构的开销准确评估问题。本文针对以上问题,分别从层次化NoC的结构设计、结构优化以及结构开销评估三个方面对层次化NoC结构进行了研究。论文的主要研究工作如下:e1、针对现有层次化NoC在不同节点规模下设计不灵活、层间流量不均衡的问题,提出了一种基于参数分簇的层次化片上网络结构设计方法（PHNoC）。采用2x2与4x4的Mesh分簇作为各层互连单元,通过参数设定各层的分簇尺寸和层间链路数量,实现不同节点规模下结构的灵活设计;同时设计了可实现层间流控的无死锁路由算法,采用跨层流控参数实现层间的流量控制。PHNoC结构使得网络延时和吞吐性能显着提升,在较大规模256节点时,非均匀流量模式下,PHNoC的结构相比2Dmesh结构延时降低18.76%,吞吐提升18.57%。2、现有层次化NoC多为经验结构,为了有效探索层次化NoC结构设计空间,面向低延时的目标,提出一种面向时延的层次化Mesh NoC结构优化算法（LAHNS）。首先基于PHNoC建立了层次化结构的参数模型,基于此模型和流量概率分布建立了网络端到端延时解析模型,作为优化的目标函数,最后通过模拟退火算法进行优化,快速搜索得到设计空间中延时最优的结构参数组合。实验表明,延时解析模型准确度可达98%以上,在均匀和非均匀流量模式下,优化算法可有效降低层次化Mesh NoC延时,且系统规模越大效果越明显。3、针对采用传统分析方法评估层次化NoC面积开销不精确的问题,提出基于路由节点度分类的层次化Mesh互连结构面积开销评估模型（NDCB）。根据路由节点度与路由位置相关的特点,分别建立了路由、链路统计模型;进而利用业界芯片面积开销模型——Orion,获得精确的网络面积开销模型。实验和ISE综合结果表明,相比传统计算方法,NDCB模型具有较好的准确性;此外,两层的Mesh结构资源在256节点内增加10%,而三层时增加20%,因此在层次化NoC设计时必须考虑资源和性能的折中。
刘尧[9]（2009）在《定制处理器中电源与时钟互连设计与分析》文中研究表明在超深亚微米工艺下,互连线各种效应越来越明显,严重威胁系统的可靠性,成为IC设计面临的重要挑战。本文以YHFT-DX 600MHz高性能数字信号处理器为背景,研究了如何在定制处理器中,设计分析电源地网络、时钟网络这两类互连结构,并对高性能行波时钟网络技术以及定制CPU内核物理设计做了深入探讨。本文的总体内容可以归纳为以下四个方面:1.研究了定制处理器中电源网络设计与完整性分析技术。首先对电源网络完整性做了简要介绍,然后分别阐述了CPU内核电源网络设计与完整性分析两个方面的内容。CPU内核电源网络分层次设计,在内核级采用快速原型方法,而功能部件内部采用定制技术。在电源网络完整性分析方面,CPU内核使用静态分析方法,而功能部件采用动态模拟的技术。2.研究了定制处理器中时钟网络设计与分析的技术。首先对同步系统中时钟网络设计技术进行简要介绍,随后对CPU内核时钟技术做了深入分析。CPU内核时钟网络采用两级时钟树结构,内核维护全局时钟树,功能部件维护内部唯一局部时钟树,并且利用门控时钟技术降低芯片功耗。3.研究了新型Resonant时钟技术,并对基于行波的Rotary时钟做了深入探讨。设计了自动化ROA平台RAP,它基于第三方电感提取工具fasthenry与HSPICE的差分传输线模型umodel,保证了生成的ROA电路模型的准确性。我们进一步研究了ROA自动化设计流程,在给定芯片尺寸、时钟负载和目标振荡频率参数后,自动规划出ROA拓扑结构及其它参数。最后,我们将RTWO时钟集成到现有CPU内核寄存器文件中,并且通过了功能验证。4.总结了YHFT-DX定制处理器内核的物理设计方法与流程,其中层次化方法与定制技术是核心。本文深入分析了设计流程中的关键点,包括层次化设计方法、全定制与半定制融合功能部件、特征化视图的提取与优化、CPU内核集成设计以及面向定制设计的EDA点工具。通过实验数据可知,YHFT-DX CPU内核IR-drop最大值约为电源摆幅的3.0%,时钟偏斜可以控制在45ps以内。
苏永富[10]（2009）在《P/G网的IR-drop压降和热可靠性分析》文中研究说明随着芯片设计进入超深亚微米和纳米技术领域,芯片的集成度越来越大,布线层数越来越多,P/G网的规模日益庞大复杂,P/G网上承载的电流也越来越大。这将使P/G网的信号完整性和热可靠性问题更加严重,越来越引起人们的关注。本文将重点研究Mesh状P/G网的静态IR-drop压降和热可靠性,并用C语言编制可以快速求解P/G网节点电压和导线温度的源程序。在静态IR-drop压降的研究中,本文使用P/G网系数矩阵的自动生成和压缩存储技术来减小内存占用,提高求解速度,并分别使用CG,BCG和ICCG法求解节点电压,比较了三种方法的优劣。在热可靠性的研究中,本文研究了考虑温度因素的电迁移约束问题,得出最大电流密度由电迁移效应和自加热效应共同决定的结论,并深入研究了自加热效应引起的P/G网温度升高和分布情况。根据P/G网的结构特点,为P/G网构建了从保守到精确的热学模型,考虑了通孔散热以及相邻导线的热耦合。通过引入通孔调制因子归纳了通孔散热的作用,通过引入等效热传导系数包含了相邻导线热耦合的影响,简化了温度的求解。为了搜寻P/G网上存在的热点,提出了P/G网的温度求解策略。经实验证明,该源程序能够快速精确地求解节点电压,并能够根据所选热学模型求解导线温度,所得结果较好地反映了P/G网的温度分布情况。所提出的温度求解策略缩短了热点的搜寻时间,为芯片设计节省了宝贵的时间。
二、Mesh结构P/G布线网络层次化快速分析方法（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、Mesh结构P/G布线网络层次化快速分析方法（论文提纲范文）
（1）ZigBee多信道网络控制系统的调度方法研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 论文研究背景及意义 |
| 1.2 国内外研究与发展现状 |
| 1.2.1 网络控制系统的研究现状 |
| 1.2.2 ZigBee工业无线技术发展现状 |
| 1.2.3 多信道技术研究现状 |
| 1.3 涉及到的重点考虑问题 |
| 1.3.1 实时性问题 |
| 1.3.2 网络规模问题 |
| 1.3.3 网络健康诊断及容错问题 |
| 1.4 拟解决的关键问题和技术特色 |
| 1.5 本文主要工作和内容安排 |
| 第2章 相关技术基础 |
| 2.1 概述 |
| 2.2 无线短距离通信比较 |
| 2.3 ZigBee网络拓扑结构 |
| 2.3.1 ZigBee网络设备 |
| 2.3.2 ZigBee组网方式 |
| 2.4 ZigBee多信道网络 |
| 2.4.1 ZigBee协议栈基础 |
| 2.4.2 ZigBee多信道技术 |
| 2.5 主从通信技术 |
| 2.6 令牌通信技术 |
| 2.7 本章小结 |
| 第3章 需求分析与方案设计 |
| 3.1 概述 |
| 3.2 需求分析 |
| 3.2.1 功能性需求 |
| 3.2.2 非功能性需求 |
| 3.3 基于ZigBee的多信道网络化控制系统设计 |
| 3.4 现场测控节点组簇的簇首节点设计 |
| 3.5 现场测控节点组簇的通信数据封帧和解析 |
| 3.6 网络规模能力计算 |
| 3.7 本章小结 |
| 第4章 现场测控节点组簇的簇首节点硬件设计 |
| 4.1 概述 |
| 4.2 簇首节点硬件设计框架 |
| 4.3 组簇的簇首节点最小系统电路设计 |
| 4.3.1 组簇的簇首节点微控制器介绍 |
| 4.3.2 组簇的簇首节点核心电路设计 |
| 4.4 簇首节点的ZigBee模块电路设计 |
| 4.5 簇首节点的AD采样电路设计 |
| 4.6 簇首节点的电源电路设计 |
| 4.7 簇首节点的调试接口设计 |
| 4.8 簇首节点PCB板设计与实物验证 |
| 4.9 本章小结 |
| 第5章 多信道网络控制系统的节点软件开发 |
| 5.1 概述 |
| 5.2 程序设计框架 |
| 5.3 ZigBee通信程序设计 |
| 5.4 参数配置的程序设计 |
| 5.5 关闭轮询消息传播程序设计 |
| 5.6 令牌组簇的程序设计 |
| 5.7 容错机制及健康诊断方案设计 |
| 5.7.1 令牌簇内节点类型故障诊断设计 |
| 5.7.2 令牌簇首节点类型故障诊断设计 |
| 5.8 本章小结 |
| 第6章 实验验证与结果分析 |
| 6.1 概述 |
| 6.2 ZigBee通信功能检测 |
| 6.2.1 ZigBee单播通信测试 |
| 6.2.2 ZigBee广播通信测试 |
| 6.2.3 ZigBee单播/广播通信测试 |
| 6.2.4 ZigBee多信道通信测试 |
| 6.3 AD采样功能检测 |
| 6.4 现场测控节点组簇的簇首节点切换目标地址时间检测 |
| 6.4.1 切换目标地址时间检测的ZigBee模块参数配置 |
| 6.4.2 切换目标地址时间测试数据结果 |
| 6.5 现场测控节点组簇的簇首节点切换无线信道时间检测 |
| 6.5.1 切换无线信道时间检测的ZigBee模块参数配置 |
| 6.5.2 切换无线信道时间测试数据结果 |
| 6.6 多信道网络控制系统节点组簇通信测试 |
| 6.7 多信道网络控制系统构建及联调 |
| 6.8 多信道网络系统控制回路功能测试及分析 |
| 6.9 多信道网络控制系统健康诊断功能检测 |
| 6.10 本章小结 |
| 第7章 总结与展望 |
| 7.1 全文总结 |
| 7.2 工作展望 |
| 参考文献 |
| 附录 |
| 攻读硕士学位期间的科研工作及取得的成果 |
| 致谢 |
（2）AMOLED驱动芯片电源完整性分析与设计（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 符号对照表 |
| 缩略语对照表 |
| 第一章 绪论 |
| 1.1 论文研究背景与意义 |
| 1.2 国内外研究现状 |
| 1.3 论文的主要工作及内容安排 |
| 第二章 电源完整性原理 |
| 2.1 芯片电源网络 |
| 2.2 芯片封装 |
| 2.3 电源网络完整性分析的主要内容 |
| 2.3.1 电压降 |
| 2.3.2 电迁移 |
| 2.4 芯片功耗来源 |
| 2.4.1 静态功耗 |
| 2.4.2 动态功耗 |
| 2.5 本章小结 |
| 第三章 AMOLED驱动芯片电源网络设计 |
| 3.1 AMOLED驱动芯片特点及设计阶段 |
| 3.1.1 AMOLED驱动芯片的特点 |
| 3.1.2 AMOLED驱动芯片电源完网络设计阶段 |
| 3.2 AMOLED驱动芯片电源网络组成 |
| 3.3 AMOLED驱动芯片初期电源网络分析与设计 |
| 3.3.1 布局区域分析与设计 |
| 3.3.2 Macro Cell位置的分析与设计 |
| 3.3.3 电源网络布线层次分析与设计 |
| 3.3.4 电源网络布线方向选择 |
| 3.3.5 电源网络参数计算与实现 |
| 3.4 AMOLED驱动芯片后期电源网络调整 |
| 3.5 本章小结 |
| 第四章 AMOLED电源网络的检查与验证 |
| 4.1 电源完整性验证平台 |
| 4.2 数字逻辑部分静态IR-Drop分析与修复 |
| 4.2.1 静态IR-Drop分析准备 |
| 4.2.2 无矢量驱动方式的静态IR-Drop分析 |
| 4.2.3 事件驱动方式的静态IR-Drop分析 |
| 4.2.4 前期静态IR-Drop结果的分析与修复 |
| 4.2.5 后期静态IR-Drop分析结果 |
| 4.3 数字部分动态IR-Drop分析与修复 |
| 4.3.1 动态IR-Drop分析准备 |
| 4.3.2 事件驱动方式的动态IR-Drop分析 |
| 4.3.3 动态IR-Drop的修复方法 |
| 4.4 本章小结 |
| 第五章 总结与展望 |
| 参考文献 |
| 致谢 |
| 作者简述 |
（3）基三多核架构中片上网络系统若干关键技术研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 研究的背景和意义 |
| 1.2 TriBA多核架构简介 |
| 1.2.1 TriBA内核微体系结构 |
| 1.2.2 TriBA核间互连网络 |
| 1.2.3 TriBA片上存储系统 |
| 1.3 国内外研究现状 |
| 1.3.1 片上网络路由算法研究现状 |
| 1.3.2 片上网络路由器结构研究现状 |
| 1.3.3 片上网络布局布线方法研究现状 |
| 1.4 主要研究内容和创新点 |
| 1.4.1 主要研究内容 |
| 1.4.2 研究成果与创新点 |
| 1.5 论文组织结构 |
| 第2章 TriBA核间通信互连网络的最短路径路由 |
| 2.1 引言 |
| 2.2 相关工作 |
| 2.3 TriBA的图论定义 |
| 2.3.1 TriBA的编码系统 |
| 2.3.2 两个特殊的子图 |
| 2.4 分布式最短路径路由算法设计 |
| 2.4.1 数据流模型 |
| 2.4.2 端口定义 |
| 2.4.3 FM_0模式下的最短路径路由 |
| 2.4.4 任意模式下的最短路径路由 |
| 2.5 实验评估 |
| 2.5.1 实验设计 |
| 2.5.2 实验结果与分析 |
| 2.6 本章小结 |
| 第3章 面向低延迟的路由器结构优化 |
| 3.1 引言 |
| 3.2 研究背景及动机 |
| 3.3 路由器结构设计优化 |
| 3.3.1 基于前瞻路由技术的流水线优化设计 |
| 3.3.2 最小化缓存策略 |
| 3.3.3 分段式交叉开关 |
| 3.3.4 基于注入控制的流控策略 |
| 3.4 实验评估 |
| 3.4.1 实验设计及方法 |
| 3.4.2 实验结果与分析 |
| 3.5 本章小结 |
| 第4章 基于快速虚通道技术的流控机制研究 |
| 4.1 引言 |
| 4.2 相关工作 |
| 4.3 面向快速虚通道的路由机制设计 |
| 4.3.1 维度判断模型 |
| 4.3.2 侦测FSP |
| 4.4 基于快速虚通道的流控机制设计 |
| 4.4.1 动态快速虚通道设计 |
| 4.4.2 防饥饿机制 |
| 4.4.3 动态缓存管理策略 |
| 4.5 实验评估 |
| 4.5.1 实验设计及方法 |
| 4.5.2 实验结果与分析 |
| 4.6 本章小结 |
| 第5章 TriBA片上网络布局布线策略探讨 |
| 5.1 引言 |
| 5.2 相关工作 |
| 5.3 TriBA混合片上网络 |
| 5.3.1 核间通信子网及定义 |
| 5.3.2 片上存储子网及定义 |
| 5.3.3 互连网络静态度量 |
| 5.4 TriBA混合片上网络布局布线设计 |
| 5.4.1 双网融合布局布线设计 |
| 5.4.2 多端口存储控制器设计 |
| 5.4.3 异构的路由器设计 |
| 5.5 实验评估 |
| 5.5.1 实验设计及方法 |
| 5.5.2 实验结果与分析 |
| 5.6 本章小结 |
| 结论 |
| 参考文献 |
| 攻读学位期间发表论文与研究成果清单 |
| 致谢 |
| 作者简介 |
（4）片上P/G网络中IR-drop的分析与优化（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 符号对照表 |
| 缩略语对照表 |
| 第一章 绪论 |
| 1.1 问题的提出及研究意义 |
| 1.2 国内外研究现状 |
| 1.2.1 P/G网络中IR-drop的求解方法 |
| 1.2.2 P/G网络中IR-drop的优化方法 |
| 1.3 本文研究内容 |
| 第二章 片上P/G网络的基础理论 |
| 2.1 片上P/G网简介 |
| 2.1.1 片上P/G网络的类型 |
| 2.1.2 片上P/G网络的设计流程 |
| 2.1.3 片上P/G网络中的主要噪声源 |
| 2.2 IR-drop的基础理论与分析原理 |
| 2.2.1 IR-drop对P/G网络的不利影响 |
| 2.2.2 大规模P/G网络中IR-drop分析的难点 |
| 2.3 本章小结 |
| 第三章 纯电阻P/G网络中IR-drop分析与优化 |
| 3.1 IR-drop快速求解方法 |
| 3.1.1 有效电阻的模型 |
| 3.1.2 基于有效电阻的IR-drop快速求解方法 |
| 3.1.3 仿真验证 |
| 3.2 IR-drop的影响因素 |
| 3.2.1 电阻值对IR-drop的影响 |
| 3.2.2 电流值对IR-drop的影响 |
| 3.2.3 电压值对IR-drop的影响 |
| 3.3 IR-drop的优化方法 |
| 3.3.1 简单网络中的仿真 |
| 3.3.2 电源pad分配问题的归类 |
| 3.3.3 电源pad分配方法 |
| 3.3.4 仿真验证 |
| 3.4 本章小结 |
| 第四章 含有时变电流源的P/G网络中IR-drop分析与优化 |
| 4.1 含有时变电流源的纯电阻P/G网络中IR-drop的求解 |
| 4.2 去耦电容器对IR-drop的影响 |
| 4.3 含有去耦电容器的P/G网络中IR-drop的影响因素 |
| 4.3.1 去耦电容器的容值对IR-drop的影响 |
| 4.3.2 负载电流源的上升时间和下降时间对IR-drop的影响 |
| 4.3.3 负载电流源的周期变化对IR-drop的影响 |
| 4.3.4 大容值去耦电容器对节点电压的影响 |
| 4.4 去耦电容器的布局方法 |
| 4.4.1 有效区域 |
| 4.4.2 仿真实例 |
| 4.5 本章小结 |
| 第五章 总结与展望 |
| 参考文献 |
| 致谢 |
| 作者简介 |
（5）无线通信接收机模拟概率信号处理VLSI技术研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 缩略词对照表 |
| 第一章 绪论 |
| 1.1 选题研究背景与研究意义 |
| 1.2 APP技术及其VLSI设计 |
| 1.3 国内外研究现状与发展趋势 |
| 1.4 论文主要内容与章节安排 |
| 第二章 高精度APP基本运算单元设计 |
| 2.1 引言 |
| 2.2 APP电路MOS晶体管建模 |
| 2.2.1 传统手工计算模型 |
| 2.2.2 APP电路MOS晶体管参数设计约束条件 |
| 2.3 APP电路MOS晶体管的匹配特性分析方法 |
| 2.3.1 MOS晶体管失配模型分析 |
| 2.3.2 失配效应影响因素分析 |
| 2.3.3 APP电路失配效应优化设计 |
| 2.4 APP电路乘法单元设计 |
| 2.4.1 电路结构设计 |
| 2.4.2 电路误差分析 |
| 2.5 APP电路电流存储单元设计 |
| 2.5.1 电路结构设计与参数优化 |
| 2.5.2 电流模式串并转换电路设计 |
| 2.6 本章小结 |
| 第三章 低功耗APP基本信号处理模块设计 |
| 3.1 引言 |
| 3.2 APP信号处理模块结构设计 |
| 3.2.1 电路单元分析 |
| 3.2.2 电路优化设计 |
| 3.3 APP信号处理模块建模 |
| 3.3.1 失配效应分析 |
| 3.3.2 动态行为分析 |
| 3.3.3 仿真结果分析 |
| 3.4 APP信号处理模块实现与测试结果分析 |
| 3.4.1 概率门芯片实现 |
| 3.4.2 测试结果分析 |
| 3.5 小结 |
| 第四章 APP信号处理系统VLSI设计方法 |
| 4.1 引言 |
| 4.2 APP系统的动态特性分析 |
| 4.2.1 APP系统仿真建模 |
| 4.2.2 仿真结果分析 |
| 4.3 面向APP系统的VLSI设计验证方法 |
| 4.3.1 混合结构/行为建模 |
| 4.3.2 APP系统VLSI流程设计 |
| 4.4 基于APP的信号处理器设计与实现 |
| 4.4.1 电路参数优化设计 |
| 4.4.2 网络架构优化设计 |
| 4.4.3 芯片实现与性能分析 |
| 4.5 小结 |
| 第五章 基于APP的结构感知LDPC译码器设计与实现 |
| 5.1 引言 |
| 5.2 译码结构感知的LDPC编码技术 |
| 5.2.1 结构化LDPC码 |
| 5.2.2 面向高效APP译码电路实现的LDPC码构造方法 |
| 5.3 基于APP的 LDPC译码器迭代停止方法 |
| 5.4 基于APP的译码输入输出接口设计 |
| 5.4.1 模拟输入缓冲电路 |
| 5.4.2 电压/电流转换电路 |
| 5.4.3 电流锁存比较电路 |
| 5.4.4 数字输出缓冲电路 |
| 5.5 (480,240)LDPC码 APP译码电路实现与测试结果 |
| 5.6 小结 |
| 第六章 低资源消耗直扩APP接收机设计 |
| 6.1 引言 |
| 6.2 基于消息传递的直扩APP系统模型 |
| 6.3 基于APP的伪码同步技术 |
| 6.3.1 m序列伪码的因子图模型 |
| 6.3.2 基于APP技术的伪码相位估计方法 |
| 6.3.3 仿真结果与分析 |
| 6.4 直扩APP接收机设计方案与性能分析 |
| 6.5 小结 |
| 第七章 总结与展望 |
| 7.1 全文总结 |
| 7.2 进一步工作与展望 |
| 参考文献 |
| 攻读学位期间发表论文与研究成果清单 |
| 致谢 |
（6）通用存储器控制器IP核的物理设计与研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 符号对照表 |
| 缩略语对照表 |
| 第一章 绪论 |
| 1.1 选题意义 |
| 1.2 国内外研究现状 |
| 1.2.1 国外研究现状 |
| 1.2.2 国内研究现状 |
| 1.3 论文工作安排 |
| 第二章 通用存储器控制器介绍与逻辑综合 |
| 2.1 通用存储器控制器模块介绍 |
| 2.2 主要工具介绍 |
| 2.3 综合 |
| 2.3.1 综合过程 |
| 2.3.2 综合面临的挑战 |
| 2.3.3 DCT综合 |
| 2.3.4 综合结果 |
| 2.4 半定制物理实现过程 |
| 2.4.1 P&R |
| 2.4.2 时序验证 |
| 2.4.3 物理验证 |
| 2.5 本章小结 |
| 第三章 通用存储器控制器物理实现 |
| 3.1 布局规划 |
| 3.1.1 创建mw_lib |
| 3.1.2 摆放Macro |
| 3.1.3 插入物理单元 |
| 3.1.4 设置电源网络 |
| 3.2 标准单元放置 |
| 3.2.1 Place参数 |
| 3.2.2 Place过程 |
| 3.3 时钟树综合 |
| 3.3.1 CTS的目标 |
| 3.3.2 CTS主要参数 |
| 3.3.3 时钟树综合 |
| 3.3.4 多源时钟树 |
| 3.3.5 门控时钟 |
| 3.4 布线 |
| 3.4.1 先进工艺布线 |
| 3.4.2 布线过程 |
| 3.4.3 串扰噪声 |
| 3.4.4 修复噪声的方法 |
| 3.4.5 DFM |
| 3.5 本章小结 |
| 第四章 通用存储器控制器模块静态时序分析 |
| 4.1 PVT环境 |
| 4.2 时序约束 |
| 4.3 时序减免 |
| 4.3.1 OCV |
| 4.3.2 AOCV |
| 4.3.3 POCV |
| 4.4 P＆R的STA结果 |
| 4.5 本章小结 |
| 第五章 通用存储器控制器模块ECO修复 |
| 5.1 ECO修复方法 |
| 5.1.1 修复建立时间方法 |
| 5.1.2 修复保持时间方法 |
| 5.1.3 修复时序设计规则违例 |
| 5.1.4 物理规则违反修复 |
| 5.2 修复结果 |
| 5.2.1 时序相关的检查 |
| 5.2.2 物理相关的检查 |
| 5.3 本章小结 |
| 第六章 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 参考文献 |
| 致谢 |
| 作者简介 |
（7）片上光互连高阶交换芯片设计研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 研究背景 |
| 1.1.1 互连网络在高性能计算机中的重要地位 |
| 1.1.2 高阶交换芯片设计所面临的技术挑战 |
| 1.1.3 应对高阶交换芯片设计的新技术 |
| 1.2 课题研究目标和意义 |
| 1.3 本文研究内容与创新点 |
| 1.3.1 主要研究内容 |
| 1.3.2 本文创新点 |
| 1.4 本文组织结构 |
| 第二章 交换芯片与硅光技术相关研究 |
| 2.1 交换芯片设计研究现状 |
| 2.1.1 基于Crossbar的交换芯片设计 |
| 2.1.2 基于瓦片的YARC结构设计 |
| 2.2 硅光网络关键技术研究现状 |
| 2.2.1 硅光器件 |
| 2.2.2 基于硅光技术的高阶交换芯片设计研究现状 |
| 2.3 片上光互连网络模拟 |
| 2.4 主要研究团队汇总 |
| 2.4.1 国外研究团队 |
| 2.4.2 国内研究团队 |
| 第三章 基于3D集成的高性能高阶光电互连交换结构 |
| 3.1 引言 |
| 3.2 相关工作 |
| 3.3 高性能3D集成光电高阶交换结构设计 |
| 3.3.1 Graphein结构与光交换层 |
| 3.3.2 数据交换策略设计 |
| 3.3.3 交换网络的物理设计与光导布局 |
| 3.4 Graphein结构的吞吐率分析 |
| 3.4.1 基于加速比的吞吐率分析模型 |
| 3.4.2 Graphein结构吞吐率分析 |
| 3.5 实验结果分析 |
| 3.5.1 实验环境设置 |
| 3.5.2 延迟分析 |
| 3.5.3 吞吐率分析 |
| 3.5.4 公平性分析 |
| 3.5.5 性能隔离分析 |
| 3.5.6 功耗分析 |
| 3.6 总结 |
| 第四章 支持QoS的光高阶交换网络中的分级仲裁算法 |
| 4.1 引言 |
| 4.2 相关研究 |
| 4.3 基于QoS支持的分级仲裁结构 |
| 4.3.1 QoS设计规则 |
| 4.3.2 支持QoS的仲裁结构 |
| 4.4 资源预留的仲裁策略 |
| 4.5 硬件设计与布局 |
| 4.5.1 快速光仲裁通道设计 |
| 4.5.2 互连接口与两级仲裁器微结构 |
| 4.6 实验评估与对比 |
| 4.6.1 实验环境 |
| 4.6.2 QoS分析 |
| 4.6.3 性能分析 |
| 4.6.4 真实流量分析 |
| 4.6.5 功耗分析 |
| 4.7 总结 |
| 第五章 基于高密度存储器的可扩展高阶光交换芯片设计 |
| 5.1 引言 |
| 5.2 相关研究 |
| 5.3 基于高密度存储器的高阶交换网络设计 |
| 5.3.1 高阶交换网络的层次化设计思路 |
| 5.3.2 以高密度存储器为中心的光交换网络设计 |
| 5.3.3 基于存储器模块化和多裸片互连的交换结构扩展 |
| 5.3.4 面向片间互连的裸片结构设计 |
| 5.4 存储器控制逻辑和片间互连输入输出代理的实现 |
| 5.4.1 存储器控制逻辑实现 |
| 5.4.2 片间互连输入输出代理结构实现 |
| 5.4.3 数据交换过程 |
| 5.5 性能评价 |
| 5.5.1 延迟和吞吐率分析 |
| 5.5.2 硬件开销 |
| 5.5.3 功耗分析 |
| 5.6 总结 |
| 第六章 光高阶交换网络的功耗与SNR分析与评价 |
| 6.1 引言 |
| 6.2 相关工作 |
| 6.3 面向Graphein结构的温敏功耗、制造偏离和信噪比分析模型 |
| 6.3.1 硅光网络可靠性与静态功耗的相互影响 |
| 6.3.2 温敏调制功耗分析模型 |
| 6.3.3 制造偏离分析模型 |
| 6.3.4 信噪比分析模型 |
| 6.4 面向低功耗高信噪比的额外通道与冗余微环设计 |
| 6.4.1 额外通道设计 |
| 6.4.2 冗余微环设计 |
| 6.5 实验与评价 |
| 6.5.1 系统设置 |
| 6.5.2 温敏调制功耗 |
| 6.5.3 制造偏离校正功耗 |
| 6.5.4 信噪比分析 |
| 6.6 总结 |
| 第七章 总结与展望 |
| 7.1 工作总结 |
| 7.2 课题研究展望 |
| 致谢 |
| 参考文献 |
| 作者在学期间取得的学术成果 |
（8）参数分簇层次化NoC结构设计优化及开销评估（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 研究背景与意义 |
| 1.1.1 片上网络概述 |
| 1.1.2 层次化NoC结构研究意义 |
| 1.2 层次化NoC结构研究现状 |
| 1.3 层次化NoC结构设计存在的问题 |
| 1.4 论文主要内容和章节安排 |
| 1.4.1 论文主要内容 |
| 1.4.2 论文章节安排 |
| 第二章 层次化NoC结构相关技术 |
| 2.1 片上网络拓扑结构 |
| 2.2 NoC拓扑结构探索和优化 |
| 2.3 片上网络结构性能测试技术 |
| 2.3.1 NoC拓扑性能测试 |
| 2.3.2 常见空间分布合成流量 |
| 2.3.3 Rent流量模型 |
| 2.4 层次化NoC实现与资源开销 |
| 2.5 小结 |
| 第三章 一种基于参数分簇的层次化片上网络设计方法 |
| 3.1 分簇结构 |
| 3.2 参数分簇层次化Mesh NoC设计方法 |
| 3.2.1 参数分簇 |
| 3.2.2 PHNoC参数化设计方法 |
| 3.2.3 层次化无死锁路由算法(PHXY) |
| 3.3 PHNoC结构特性与资源对比分析 |
| 3.3.1 结构特性 |
| 3.3.2 资源开销与复杂度 |
| 3.4 仿真实验与验证 |
| 3.4.1 仿真实验平台 |
| 3.4.2 仿真结果分析 |
| 3.5 本章小结 |
| 第四章 面向延时的层次化片上网络结构优化算法 |
| 4.1 层次化Mesh设计空间参数模型 |
| 4.1.1 层次化Mesh参数模型 |
| 4.1.2 层次化无死锁路由算法 |
| 4.2 三种尺寸参考Ref结构 |
| 4.3 层次化Mesh NoC延时解析模型 |
| 4.3.1 模型假设 |
| 4.3.2 路由器分层排队时延 |
| 4.3.3 层次化Mesh分层传输延时 |
| 4.4 面向延时的NoC结构优化算法 |
| 4.4.1 优化问题与优化流程 |
| 4.4.2 模拟退火算法 |
| 4.4.3 优化结果与时间 |
| 4.5 仿真验证 |
| 4.5.1 延时模型的准确性验证与分析 |
| 4.5.2 优化结构性能对比分析 |
| 4.6 本章小结 |
| 第五章 基于节点度分类的层次化片上网络面积开销评估模型 |
| 5.1 NoC资源分析模型-Orion |
| 5.2 层次化NoC中路由节点度分类 |
| 5.2.1 层次化Mesh参数模型 |
| 5.2.2 NoC路由器基于节点度分类 |
| 5.3 基于节点度分类的开销分析模型 |
| 5.3.1 模型假设 |
| 5.3.2 路由器和链路数量模型 |
| 5.3.3 基于Orion模型的路由器和链路面积 |
| 5.4 实验与分析 |
| 5.4.1 仿真平台 |
| 5.4.2 模型准确性验证 |
| 5.4.3 传统评估方法对比 |
| 5.4.4 层次化Mesh NoC开销评估 |
| 5.5 本章小结 |
| 第六章 结束语 |
| 6.1 主要工作及结论 |
| 6.2 研究展望 |
| 致谢 |
| 参考文献 |
| 作者简历 |
（9）定制处理器中电源与时钟互连设计与分析（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 课题的研究背景 |
| 1.1.1 集成电路设计发展现状 |
| 1.1.2 数字信号处理器概述 |
| 1.1.3 全定制与ASIC技术 |
| 1.1.4 电源网络技术研究现状 |
| 1.1.5 时钟网络技术研究现状 |
| 1.1.6 YHFT-DX项目背景 |
| 1.2 课题研究内容 |
| 1.3 论文组织结构 |
| 第二章 定制处理器电源网络设计与完整性分析 |
| 2.1 电源网络完整性概述 |
| 2.1.1 IR-drop简述 |
| 2.1.2 IR-drop分析意义 |
| 2.2 定制处理器电源网络设计 |
| 2.2.1 层次化电源网络设计 |
| 2.2.2 内核级电源网络设计 |
| 2.3 定制处理器电源网络完整性分析 |
| 2.3.1 功能部件级电源网络完整性分析 |
| 第三章 定制处理器时钟网络设计与分析 |
| 3.1 时钟网络设计概述 |
| 3.1.1 时钟信号生成 |
| 3.1.2 时钟偏斜与抖动 |
| 3.1.3 时钟网络设计技术 |
| 3.2 定制处理器时钟网络设计与分析 |
| 3.2.1 层次化时钟设计技术 |
| 3.2.2 分级门控时钟设计技术 |
| 第四章 高性能行波时钟网络技术研究 |
| 4.1 Resonant时钟设计技术 |
| 4.2 Rotary行波时钟设计技术 |
| 4.3 RAP－自动化ROA平台的设计与实现 |
| 4.3.1 RAP概述 |
| 4.3.2 RAP实现与关键步骤 |
| 4.3.3 RAP性能分析 |
| 4.4 ROA自动化设计流程研究 |
| 4.4.1 ROA自动化设计流程原理分析 |
| 4.4.2 ROA自动化设计流程设计与实现 |
| 4.4.3 实验结果及分析 |
| 4.5 基于RTWO的寄存器文件设计与分析 |
| 4.5.1 CPU内核寄存器文件 |
| 4.5.2 寄存器文件时钟树结构 |
| 4.5.3 RTWO时钟设计与分析 |
| 第五章 YHFT-DX CPU内核物理设计 |
| 5.1 层次化设计方法 |
| 5.2 定制内核物理设计流程 |
| 5.2.1 设计阶段划分 |
| 5.2.2 设计流程与工具包 |
| 5.3 全定制半定制融合功能部件 |
| 5.4 特征化视图的提取与优化 |
| 5.4.1 LIB视图提取与优化 |
| 5.4.2 LEF视图提取与优化 |
| 5.5 CPU内核集成设计 |
| 5.5.1 基于功能部件的布局规划 |
| 5.5.2 CPU内核电源网络设计 |
| 5.5.3 CPU内核时钟网络设计 |
| 5.5.4 CPU内核互连线设计 |
| 5.6 面向定制设计的EDA点工具 |
| 5.6.1 延迟/跳变时间测量工具 |
| 5.6.2 噪声分析工具 |
| 第六章 全文总结与工作展望 |
| 6.1 全文总结 |
| 6.2 工作展望 |
| 致谢 |
| 参考文献 |
| 作者在学期间取得的学术成果 |
（10）P/G网的IR-drop压降和热可靠性分析（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 P/G网的研究意义 |
| 1.2 P/G网研究的主要内容和困难 |
| 1.3 本论文的主要工作 |
| 第二章 P/G网的信号完整性分析 |
| 2.1 P/G网的基本拓扑结构 |
| 2.2 影响P/G网信号完整性的主要噪声源 |
| 2.3 P/G网的IR-drop分析 |
| 2.3.1 P/G网IR-drop分析的模型 |
| 2.3.2 P/G网模型的特点 |
| 2.3.3 P/G网IR-drop分析的步骤 |
| 2.4 本章小结 |
| 第三章 P/G网节点电压的求解 |
| 3.1 P/G网的化简 |
| 3.2 P/G网系数矩阵的存储 |
| 3.3 求解P/G网节点电压的方法 |
| 3.3.1 最速下降法 |
| 3.3.2 CG法 |
| 3.3.3 ICCG法 |
| 3.3.4 BCG法 |
| 3.4 本章小结 |
| 第四章 P/G网的热可靠性分析及温度求解 |
| 4.1 电迁移效应和自加热效应 |
| 4.1.1 电迁移效应 |
| 4.1.2 自加热效应 |
| 4.2 P/G网的热学模型 |
| 4.2.1 无限长孤立导线的热学模型 |
| 4.2.2 通孔散热的影响 |
| 4.2.3 相邻导线的热耦合 |
| 4.3 温度求解策略 |
| 4.4 本章小结 |
| 第五章 实验结果及分析 |
| 5.1 电压求解结果及分析 |
| 5.2 温度求解结果及分析 |
| 5.3 本章小结 |
| 结束语 |
| 致谢 |
| 参考文献 |
| 附录 电压和温度求解源程序 |
四、Mesh结构P/G布线网络层次化快速分析方法（论文参考文献）
- [1]ZigBee多信道网络控制系统的调度方法研究[D]. 郭良振. 西南大学, 2020(01)
- [2]AMOLED驱动芯片电源完整性分析与设计[D]. 张金宝. 西安电子科技大学, 2020(05)
- [3]基三多核架构中片上网络系统若干关键技术研究[D]. 陈旭. 北京理工大学, 2018(07)
- [4]片上P/G网络中IR-drop的分析与优化[D]. 李振. 西安电子科技大学, 2018(02)
- [5]无线通信接收机模拟概率信号处理VLSI技术研究[D]. 赵哲. 北京理工大学, 2018(06)
- [6]通用存储器控制器IP核的物理设计与研究[D]. 高臣臣. 西安电子科技大学, 2018(02)
- [7]片上光互连高阶交换芯片设计研究[D]. 翦杰. 国防科技大学, 2017(02)
- [8]参数分簇层次化NoC结构设计优化及开销评估[D]. 简刚. 解放军信息工程大学, 2015(07)
- [9]定制处理器中电源与时钟互连设计与分析[D]. 刘尧. 国防科学技术大学, 2009(S2)
- [10]P/G网的IR-drop压降和热可靠性分析[D]. 苏永富. 西安电子科技大学, 2009(01)
标签：通信论文; zigbee模块论文; 网络结构论文; 网络模型论文; 网络节点论文;